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有望明年出世 展望DDR3与DDR2有何不同 |
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2006年09月25日 12:10 走进中关村
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DDR3有望明年出世
速度在不断飙升!AMD的AM2接口 K8架构处理器引入最高DDR2 800的支持，而Intel也在7月23日发布了万众期待的Conroe处理器并进行史上规模最大的“恐怖袭击”；电脑市场似乎在2006年已经提前进入了DDR2 800的极速时代。RD600支持1500Mhz的前端总线超频，可惜在Computex 2006台北电脑展上面，RD600似乎“临时放弃”了DDR3内存的支持，转为支持DDR2 1066的内存，所以DDR3内存未能在2006年和观众们见面。
DDR3相比起DDR2有更低的工作电压， 从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读，DDR3目前最高能够可以达到1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。在Computex大展我们已经可以看到多个内存厂商展出1333Mhz的DDR3模组了。
DDR3在DDR2基础上采用了8bit预取设计；点对点的拓朴架构，以及100nm以下的生产工艺等最新工艺，那么DDR3与DDR2到底有那些不一样的地方呢？相比DDR2发烧友和玩家们可以得到哪些性能上的提升呢？
更灵活的突发长度
由于DDR3的预取为8bit，所以突发传输周期也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop突发突变模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制
寻址时序提高
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数：“写入延迟”，这一参数将根据具体的工作频率而定。
新增重置功能
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。
在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
新增ZQ校准功能
ZQ也是DDR3一个新增的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。
当系统发出这一指令后，将用相应的时钟周期，在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期；对导通电阻和ODT电阻进行重新校准。
电压分成两个和点对点连接
在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。
这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点的关系，或者是点对双点的关系，从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM、SO-DIMM/Micro-DIMM、FB-DIMM2之分，其中第二代FB-DIMM将采用规格更高的AMB2高级内存缓冲器。
DDR3的未来，一片光明
面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面也比DDR2要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是笔记本和服务器一样。
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